Riassunto:
L'architettura del chip Logic Folding proposta da Huawei negli ultimi anni ha attirato ancora una volta l'attenzione dell'industria dei semiconduttori. I dati precedentemente rilasciati da Huawei mostrano che riorganizzando i circuiti logici interni del chip e realizzando un layout tridimensionale verticale, il percorso di trasmissione del segnale può essere notevolmente accorciato e il numero di buffer richiesti per la rete di clock può essere significativamente ridotto. Tuttavia, gli esperti del settore dei semiconduttori sottolineano che, sebbene questa architettura possa ridurre alcuni costi di trasmissione del segnale, non può risolvere fondamentalmente il problema più difficile di dissipazione del calore dei chip 3D, e questo potrebbe anche diventare un grosso ostacolo all’ulteriore espansione della sua scala.
Logic Folding è un metodo di progettazione dei chip proposto da Huawei nel contesto delle restrizioni sulla tecnologia avanzata dei semiconduttori negli Stati Uniti. L’idea centrale non è semplicemente affidarsi a processi fotolitografici più avanzati per ridurre le dimensioni dei transistor, ma accorciare la distanza di propagazione dei segnali all’interno del chip riorganizzando le unità logiche all’interno del chip e spostando in direzione verticale i circuiti che originariamente erano distribuiti principalmente sul piano bidimensionale.
Questa idea si basa sulla "Legge di Scaling Tau" proposta da Huawei. La tradizionale legge di Moore si concentra principalmente sulla dimensione e sul numero di transistor, mentre il Tau Scaling proposto da Huawei presta maggiore attenzione al tempo di propagazione del segnale e alla distanza di interconnessione interna del chip, sperando di migliorare le prestazioni e l'efficienza energetica accorciando il percorso di trasmissione dei dati.
Secondo i dati di test rilasciati da Huawei, Logic Folding può accorciare significativamente alcuni percorsi logici critici. Tra questi, la rete dell'orologio è uno degli obiettivi chiave di ottimizzazione. Poiché i moderni processori ad alte prestazioni contengono un numero enorme di unità logiche, i segnali di clock devono essere propagati in varie aree del chip attraverso complessi alberi di clock e, per garantire la qualità del segnale, è necessario implementare un gran numero di buffer di clock.
I dati Huawei mostrano che dopo aver riorganizzato i circuiti correlati tramite Logic Folding, il numero di buffer di clock in un modulo di elaborazione può essere ridotto da circa 43.600 a 19.000, una riduzione di oltre il 50%.
Allo stesso tempo è possibile ridurre notevolmente anche la lunghezza del relativo cablaggio dell'orologio. Secondo i dati rilasciati da Huawei, il percorso critico in alcuni progetti può essere accorciato fino al 70% e il percorso complessivo del segnale può essere accorciato in media di circa il 20%.
Il principio alla base non è complicato. Più lunghe sono le linee di segnale all'interno del chip, maggiori saranno la resistenza parassita e la capacità, e maggiore sarà l'energia necessaria per pilotare queste linee. Accorciando la distanza di propagazione del segnale, è possibile ridurre il carico capacitivo creato dall'interconnessione, riducendo così il consumo energetico dinamico.
Le reti di clock sono particolarmente adatte per questa ottimizzazione perché i segnali di clock devono essere propagati continuamente attraverso il chip. Anche se il processore non esegue molti calcoli effettivi, l'albero dell'orologio può comunque consumare una notevole energia. Pertanto, se è possibile ridurre il numero di buffer di clock e le relative lunghezze di cablaggio, è possibile ottenere determinati guadagni di potenza senza modificare il processo di produzione dei transistor.
Questo è anche uno dei motivi importanti per cui Huawei ritiene che Logic Folding possa superare il collo di bottiglia dei chip tradizionali. Rispetto all’affidarsi esclusivamente alla tecnologia fotolitografica avanzata, la riprogettazione della struttura interna del chip può teoricamente continuare a migliorare le prestazioni e l’efficienza energetica in base al processo di produzione esistente.
Ma il problema è che il chip non ha solo un'area bidimensionale. Quando un gran numero di circuiti logici ad alta potenza vengono impilati verticalmente, la densità di potenza per unità di volume del chip aumenterà rapidamente. Il principale percorso di dissipazione del calore dei tradizionali chip bidimensionali è condurre il calore dalla superficie del chip di silicio al dissipatore di calore. Nei chip tridimensionali, lo strato logico interno è più lontano dalla struttura di dissipazione del calore esterna e il calore generato è più difficile da dissipare. Questa è anche una delle maggiori preoccupazioni degli esperti di semiconduttori riguardo a Logic Folding.
Se due o più strati logici ad alta potenza vengono impilati insieme, il calore generato per unità di volume può comunque aumentare in modo significativo anche se il consumo energetico totale dell'intero chip diminuisce. In particolare, se i moduli ad alto consumo energetico come core CPU, unità di calcolo GPU e NPU vengono posizionati in posizioni sovrapposte, formeranno punti caldi locali molto evidenti.
Una volta che la temperatura del punto caldo è troppo elevata, il chip deve ridurre la tensione operativa, ridurre la frequenza o addirittura limitare attivamente le prestazioni, altrimenti ciò potrebbe influire sulla durata del transistor e sull'affidabilità del chip. Pertanto, i miglioramenti teorici delle prestazioni potrebbero in definitiva essere compensati dalle limitazioni termiche.
La stessa Huawei ha ammesso che la dissipazione del calore è una delle sfide principali per l'ulteriore sviluppo di Logic Folding. Con l’aumento del numero di strati sovrapposti, il tradizionale metodo di raffreddamento passivo che si basa su materiali metallici per condurre il calore alla superficie del chip diventerà sempre più difficile da soddisfare la domanda.
Huawei sta attualmente esplorando soluzioni che includono strati di dissipazione del calore in diamante e microcanali di raffreddamento a liquido, sperando di stabilire un percorso di conduzione del calore più efficace sulle superfici superiore e inferiore del chip. Importanti piani di ricerca prendono in considerazione anche l'aggiunta di canali di raffreddamento a liquido su scala micron all'interno del chip o nella struttura dell'imballaggio per eliminare direttamente il calore generato all'interno.
Tuttavia ciò introduce nuove complessità produttive. Lo stacking tridimensionale non consiste semplicemente nell'attaccare due chip uno sopra l'altro. Il raggiungimento di una comunicazione ad alta velocità tra diversi strati richiede strutture di interconnessione verticale ad altissima densità, affrontando anche problemi come il legame dei wafer, lo stress termico, la resa e le limitazioni di temperatura durante la produzione.
Recenti smontaggi dei chip di nuova generazione di Huawei hanno confermato che Logic Folding utilizza effettivamente due strati di chip impilati verticalmente collegati tramite un legame ibrido rame-rame. Nella relativa struttura sono presenti numerosi canali di interconnessione verticali e i due strati di chip supportano congiuntamente CPU, GPU, NPU e altri moduli funzionali.
Questa struttura può accorciare significativamente il percorso del segnale, che è anche la base per Logic Folding per ridurre il consumo energetico dell'interconnessione. Ma "il percorso del segnale è più breve" e "il chip dissipa il calore più facilmente" sono due questioni completamente diverse.
In effetti, questa potrebbe essere la contraddizione che Logic Folding deve maggiormente affrontare quando compete con i tradizionali processi avanzati. L'utilizzo di processi fotolitografici più avanzati per ridurre le dimensioni dei transistor può aumentare la densità dei transistor riducendo al contempo la capacità e la tensione operativa, mentre Logic Folding migliora maggiormente la densità attraverso la riorganizzazione spaziale. Sebbene quest’ultimo possa aggirare alcune limitazioni del processo fotolitografico, concentrerà anche sempre più unità di riscaldamento in uno spazio tridimensionale limitato.
Questo è il motivo per cui alcuni esperti del settore ritengono che Logic Folding sia attualmente più simile a un "percorso tecnologico compensativo" piuttosto che a una sostituzione completa dei processi fotolitografici avanzati.
I dati attualmente rilasciati da Huawei mostrano che la nuova architettura può ridurre il consumo energetico di alcuni moduli aumentando al tempo stesso la densità dei transistor e la frequenza operativa. Tuttavia, se questi vantaggi possano continuare a essere mantenuti con prestazioni più elevate, scala più ampia e più livelli di impilamento, sono ancora necessari prodotti più reali e test indipendenti da verificare.
Vale particolarmente la pena notare che aziende come Apple e Qualcomm attualmente non adottano esattamente lo stesso percorso di progettazione di Logic Folding. Anche Apple, Intel, Qualcomm e altri produttori di chip avanzati stanno ricercando attivamente il packaging 3D e l'impilamento dei chip, ma di solito utilizzano die, cache 3D e bonding ibrido per inserire diversi moduli funzionali su chip indipendenti e quindi combinarli attraverso una tecnologia di packaging avanzata.
Un vantaggio importante di questo approccio è che può organizzare in modo più flessibile il consumo di energia e la dissipazione del calore su diversi strati di chip. Ad esempio, la logica di calcolo ad alta potenza può essere posizionata in una posizione in cui è più facile dissipare il calore, mentre i moduli a basso consumo come cache e I/O possono essere posizionati in altri livelli.
Huawei Logic Folding ha ulteriormente modificato il layout logico del chip stesso, espandendo ulteriormente il tradizionale circuito logico bidimensionale in direzione verticale. Pertanto, può ottenere una distanza di interconnessione interna più breve, ma sopporta anche una maggiore pressione di gestione termica.
Tuttavia, ciò non significa che Apple e Qualcomm non siano interessate a Logic Folding. Al contrario, poiché l’integrazione 3D diventa un’importante direzione futura dell’industria dei semiconduttori, i concetti di progettazione verticale logica, interconnessione ad altissima densità e accorciamento del percorso del segnale coinvolti nel Logic Folding hanno un certo valore tecnico in sé.
La vera questione riguarda l'economia e i vantaggi effettivi. Per Apple e Qualcomm, che sono in grado di utilizzare i processi più avanzati di TSMC, se è possibile ottenere prestazioni più elevate dei transistor ed efficienza energetica attraverso la litografia avanzata, allora la complessità di progettazione aggiuntiva, i costi di produzione e i problemi di dissipazione del calore per ottenere Logic Folding potrebbero non essere abbastanza attraenti.
Per Huawei, che è limitata da attrezzature litografiche avanzate, la situazione è completamente diversa. Migliorare l’effettiva efficienza di utilizzo dei processi di produzione esistenti attraverso l’innovazione dell’architettura può continuare a migliorare le prestazioni dei chip senza il libero accesso alle apparecchiature EUV più avanzate. Logic Folding ha quindi una valenza strategica molto chiara.
Attualmente, Huawei ha fatto avanzare Logic Folding, dai documenti e dalle dimostrazioni tecnologiche alla fase dei chip commerciali, e la nuova generazione di processori Kirin ha adottato tecnologie correlate. Ciò significa che i prossimi anni saranno un periodo critico per testare il vero valore di questa architettura.
Se Huawei riuscisse a risolvere problemi quali la dissipazione del calore, la resa di produzione e gli strumenti EDA ed espandere ulteriormente Logic Folding a più livelli di impilamento mantenendo affidabilità e costi controllabili, allora questa tecnologia potrebbe davvero diventare un importante percorso di scalabilità dei chip oltre la tradizionale legge di Moore.
Ma se la densità del calore aumenta rapidamente con l'aumento del numero di strati impilati, costringendo infine il chip a ridurre la frequenza e il consumo energetico, allora i vantaggi teorici ottenuti da Logic Folding aumentando la densità dei transistor tridimensionali potrebbero essere parzialmente o addirittura significativamente compensati da problemi di dissipazione del calore.
Pertanto, la valutazione più accurata di Logic Folding al momento non è che abbia superato processi avanzati, né che non abbia alcun valore pratico, ma che rappresenti un'esplorazione architettonica molto significativa. Huawei ha dimostrato che riprogettando la disposizione spaziale interna del chip, è possibile accorciare significativamente il percorso del segnale e ridurre alcuni costi di interconnessione; ciò che determinerà realmente il limite superiore di questa tecnologia è come trasformare questi vantaggi teorici in miglioramenti prestazionali sostenibili risolvendo al tempo stesso i problemi di dissipazione del calore e di produzione causati dall’impilamento tridimensionale.
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