Riassunto:
He Tingbo, presidente della Business Unit Semiconduttori di Huawei, ha recentemente pubblicato un articolo dal titolo "Il chip τ di Huawei avrebbe dovuto sciogliersi?" su ChinaXiv, una piattaforma di pre-release per articoli scientifici dell'Accademia Cinese delle Scienze. Per la prima volta, ha utilizzato dati misurati effettivi di chip prodotti in serie per rispondere direttamente ai dubbi del settore secondo cui lo stacking 3D genererà inevitabilmente calore.
Il documento ha rivelato che la densità dei transistor del chip Kirin 2026 che utilizza la tecnologia Logic Folding è passata da 155 milioni a 238 milioni per millimetro quadrato, con un aumento del 55%. Questo aumento equivale ai risultati della miniaturizzazione dei mestieri tradizionali negli ultimi tre anni.
A parità di prestazioni, il consumo energetico della NPU è diminuito del 66%, il consumo energetico della GPU è diminuito del 58% e il consumo energetico del core delle prestazioni della CPU è diminuito del 41%. Quando la NPU ha mantenuto la stessa potenza di calcolo di 29 TOPS, la frequenza è scesa del 63%, la tensione è scesa da 0,85 V a 0,55 V e la densità di potenza è crollata del 73%.
He Tingbo ha sottolineato che la maggior parte del consumo energetico del chip non viene consumata nei calcoli dei transistor, ma nella trasmissione dei dati attraverso cavi metallici. Il ripiegamento logico impila verticalmente i circuiti planari e sostituisce le lunghe tracce orizzontali con interconnessioni verticali molto corte. Le lunghezze tipiche del cablaggio principale vengono ridotte di circa il 20% e i percorsi critici vengono ridotti fino al 70%.
L'accorciamento delle tracce riduce direttamente la capacità di interconnessione e il circuito può ridurre ulteriormente la tensione operativa. Il consumo energetico dinamico è proporzionale al quadrato della tensione, con conseguenti maggiori guadagni in termini di consumo energetico. Il numero di buffer di clock in un determinato modulo è stato ridotto da 43.600 a 19.000, ovvero più della metà.
In termini di gestione termica, Huawei adotta strategie di zonizzazione e pianificazione del layout sensibili al calore. Evita intenzionalmente di piegare i circuiti ad alta potenza durante la fase di progettazione e impedisce che i sottosistemi ad alta potenza siano adiacenti nello spazio. I moduli che generano più calore sono posizionati dove il percorso di dissipazione del calore è più libero.
Kirin 2026 è il primo SoC mobile ad adottare il ripiegamento logico. Utilizzando un passo di incollaggio ibrido da 1,5 micron, si ottengono 50 milioni di interconnessioni verticali. Huawei sottolinea che queste differenze di prestazioni derivano interamente da modifiche architettoniche e non utilizzano nuovi processi di fotolitografia.
Tuttavia, la riduzione logica non funziona in modo uniforme su tutti i moduli e i vantaggi delle diverse unità di elaborazione variano in modo significativo.
Il consumo energetico totale del modulo DSP è diminuito del 25%, ma poiché l'area del chip è stata contemporaneamente ridotta del 40%, la densità di potenza è aumentata del 24%. Kirin 2027 ha risolto questo problema. Tuttavia, i vantaggi del core prestazionale della CPU sono relativamente limitati a causa delle caratteristiche di calcolo seriale e il consumo energetico è ridotto del 41%.
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