Riassunto:
IBM e Siemens hanno annunciato una ricerca congiunta per far avanzare l'architettura dei transistor NanoStack annunciata da IBM quest'anno, concentrandosi sullo sviluppo di strumenti e processi necessari per la progettazione, la simulazione e la produzione di chip di prossima generazione. IBM è responsabile della tecnologia dei dispositivi a semiconduttore e Siemens contribuirà con le sue capacità nell'automazione della progettazione elettronica, nella simulazione dei processi, nell'ottimizzazione della litografia e nel software di produzione avanzato. Le due parti intendono costruire modelli virtuali più sofisticati per simulare le prestazioni, ottimizzare i progetti e identificare i problemi di elaborazione prima di produrre effettivamente i chip.
L'idea centrale di NanoStack è quella di trasformare i transistor tradizionalmente disposti uno accanto all'altro in pile verticali e di disporre diversi strati in modo sfalsato, in modo da superare la limitazione di continuare a ridurre la distanza tra i transistor su un piano bidimensionale. IBM ha affermato che la nuova architettura può utilizzare diverse combinazioni di materiali per ciascuno strato per ottimizzare rispettivamente le prestazioni dei transistor e il consumo energetico; impilando i transistor di tipo N e di tipo P uno sopra l'altro, i progettisti possono anche scegliere materiali e metodi di cablaggio in modo più flessibile. IBM lo descrive come il primo progetto di transistor tridimensionale basato su nanosheet conosciuto nel settore.
Nel giugno di quest'anno, IBM ha annunciato i risultati della sua ricerca sulla tecnologia a 7 nanometri (0,7 nanometri), affermando che quasi 100 miliardi di transistor possono essere integrati su un chip delle dimensioni di un'unghia, con una densità circa doppia rispetto a quella del chip da 2 nanometri. Il valore "0,7 nanometri" si riferisce al nome del nodo tecnologico, non alla dimensione effettiva di ciascun transistor nel chip. I risultati del documento diffuso da IBM stimano che, rispetto al nodo da 2 nanometri, la nuova tecnologia può portare a un miglioramento massimo delle prestazioni di circa il 50%, o ridurre il consumo energetico di circa il 70% quando le prestazioni sono equivalenti; altri studi dimostrano che l'architettura NanoStack può ridurre l'area SRAM di circa il 40%. Queste cifre appartengono ai calcoli e alle previsioni di IBM sulla ricerca tecnologica e non rappresentano le prestazioni effettivamente misurate dei prodotti prodotti in serie.
IBM ha affermato in precedenza che il team di ricerca ha verificato la fattibilità dell'effettiva produzione e calcolo della struttura NanoStack attraverso esperimenti come il legame dielettrico ultrasottile, l'ingegneria a doppio canale e gli inverter CMOS a commutazione normale. Tuttavia, il passaggio dai campioni di laboratorio alla produzione di massa richiede ancora la risoluzione di problemi quali l’incollaggio e l’allineamento dei wafer, la dissipazione del calore tra gli strati, il microcablaggio, l’alimentazione sul retro e l’ispezione tridimensionale. IBM ha affermato che potrebbe passare alla fase di produzione già nei prossimi cinque anni, ma questo annuncio di cooperazione con Siemens non ha annunciato un calendario di sviluppo specifico, un importo di investimento o clienti per la produzione di massa commerciale.
L'obiettivo di questa cooperazione è stabilire una catena di strumenti che consenta di progettare, simulare e produrre transistor tridimensionali complessi, anziché annunciare che nuovi chip sono stati messi in produzione. IBM e Siemens sperano di ottimizzare in modo collaborativo la fisica dei dispositivi, il software di progettazione dei chip e i processi di produzione per gettare le basi per le generazioni successive di NanoStack e per la ricerca e lo sviluppo tecnologico oltre il nodo dei 7 nanometri.
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