Riassunto:
Intel ha recentemente annunciato ulteriori dettagli tecnici sulla sua piattaforma di processori server Xeon 7 di prossima generazione Diamond Rapids (nome in codice DMR) alla conferenza Hot Chips. Il lancio della piattaforma era originariamente previsto per il 2026, con una configurazione massima di 192 core e 16 canali di memoria, ma è stato confermato che sarà posticipato al 2027. Allo stesso tempo, Intel ha ulteriormente aumentato il numero di core del suo modello di punta a 256 core di prestazioni, confrontando direttamente la serie EPYC Venice di sesta generazione di AMD, che ha anche un massimo di 256 core.
A differenza dei prodotti precedenti destinati al mercato dei server più ampio, Diamond Rapids si concentrerà sull'elaborazione ad alte prestazioni. Questa piattaforma annulla completamente la tecnologia hyper-threading, che nel settore viene spesso definita multi-threading simultaneo (SMT), e fornisce solo versioni AP di fascia alta per il mercato high-core. Il prodotto Diamond Rapids-SP a 8 canali originariamente previsto è stato annullato. Pertanto, DMR non coprirà tutti i livelli della linea di prodotti AMD, ma si concentrerà sulla competizione per il mercato principale dell'HPC.
Si prevede che i successivi prodotti Intel Coral Rapids reintrodurranno la tecnologia hyper-threading e potrebbero portare una nuova generazione di processori della serie SP. Tuttavia, in termini di complessità architetturale, Diamond Rapids è ancora uno dei processori Xeon più sofisticati di Intel fino ad oggi. In una certa misura, la sua idea progettuale ricorda il percorso dei chiplet modulari introdotto da AMD con EPYC Rome nel 2019: suddividere le funzioni di calcolo, I/O e memoria, per poi combinarle in modo flessibile in base alle diverse esigenze del prodotto. Dopo aver esplorato diverse generazioni di prodotti, Intel sembra aver finalmente trovato un metodo di integrazione multi-core più adatto a se stessa.
Un singolo processore Diamond Rapids può essere composto da un massimo di 22 core e può essere aumentato o diminuito in base alle esigenze di potenza di calcolo, capacità della cache e configurazione della memoria. Questi core sono principalmente suddivisi in tre categorie: fino a 16 core di calcolo prodotti utilizzando il processo Intel 18A-P, 4 core di base di base di calcolo prodotti utilizzando il processo Intel 3-T e 2 core Fabric Hub scalabili basati sul processo Intel 3, che sono responsabili della connessione di varie parti del sistema.
Tra questi, 18A-P è una versione migliorata del processo 18A di Intel e appartiene alla tecnologia di processo a livello di 2 nm. Intel afferma che, a parità di prestazioni, questo processo può ridurre il consumo energetico del 18%; a parità di consumo energetico, può comportare un miglioramento delle prestazioni fino al 9%. Oltre ai miglioramenti in termini di processo, Diamond Rapids adotterà anche una nuova microarchitettura di base delle prestazioni, quindi anche le prestazioni effettive saranno influenzate dai miglioramenti IPC di base.
Ogni core di calcolo integra fino a 16 core e la corrispondente cache L2. Fino a quattro di questi core di calcolo verranno impilati sopra un core di base del blocco di calcolo utilizzando la tecnologia di collegamento ibrido diretto 3D di Foveros. Il chip di base integra la cache L3: ogni blocco di calcolo fornisce 320 MB di cache L3 e il modello di punta Diamond Rapids ha una capacità totale di cache L3 fino a 1,28 GB.
Intel non utilizza bridge di interconnessione multi-core integrati EMIB per connettere moduli di elaborazione con moduli I/O e di memoria. Adotta invece una soluzione di interconnessione del packaging più vicina allo stile UCIe-S, che trasmette i dati attraverso un substrato di packaging organico anziché un ponte di silicio. Intel definisce questa nuova architettura del die "architettura di interconnessione fan-out".
Two scalable Fabric Hub chips integrate the memory controller and I/O interface. Their design concept is similar to the I/O Die in AMD's recent generations of EPYC server processors. By replicating such dies, Intel can expand memory channels and interconnect capabilities. Two Fabric Hubs can provide a total of up to 16 DDR5 memory channels. The standard DDR5 memory rate can reach up to 8000MT/s, and when using MRDIMM, it can reach 12800MT/s.
In termini di connettività estesa, Diamond Rapids supporta fino a 128 corsie PCIe 6.0, CXL 3 o UPI 3, oltre a 8 corsie PCIe 4.0, che possono essere utilizzate per dispositivi I/O ausiliari come rete integrata, USB o controller di gestione baseboard.
Questo design riflette anche le modifiche apportate da Intel ai metodi di accesso alla memoria. I precedenti AP Granite Rapids si presentavano come tre nodi NUMA (non uniform memory access) per impostazione predefinita, mentre Xeon 7 Diamond Rapids spera di offrire un'architettura UMA (Unified Memory Access). Grazie al nuovo metodo di interconnessione del packaging, il building block di calcolo può comunicare direttamente con due Fabric Hub, evitando il problema di accedere a diversi moduli I/O tramite salti aggiuntivi. Intel ritiene che questo progetto possa non solo contribuire a realizzare l'UMA, ma anche a controllare il costo del packaging avanzato.
Tuttavia, ci sono ancora molti parametri chiave della piattaforma DMR che non sono ancora stati annunciati. Intel non ha dichiarato la frequenza massima del core, né ha rivelato il miglioramento IPC del nuovo core in termini di prestazioni rispetto a Granite Rapids. Anche i dettagli specifici del livello della cache sono limitati e attualmente solo la capacità della cache L3 può essere confermata come molto considerevole.
In termini di set di istruzioni, Diamond Rapids supporterà le istruzioni aggiornate dell'estensione della matrice AMX e aggiungerà il supporto FP8 per migliorare l'efficienza della CPU durante l'esecuzione di attività di apprendimento automatico. Il processore sarà anche uno dei primi prodotti a supportare completamente AVX 10.2. AVX 10.2 mira a migliorare alcune limitazioni della prima implementazione AVX-512 di Intel ed è di grande importanza per le applicazioni di calcolo e supercalcolo ad alte prestazioni.
Anche se si prevede che UMA diventerà la configurazione predefinita, il supporto NUMA rimane fondamentale per i carichi di lavoro HPC che richiedono la suddivisione di un gran numero di core in domini di risorse più piccoli. Intel non ha ancora spiegato in dettaglio come DMR implementerà il partizionamento NUMA, ma da un punto di vista architetturale il processore può teoricamente essere diviso in due, quattro o anche più cluster sub-NUMA. L'apertura o meno di questa funzionalità può dipendere principalmente dalle impostazioni del BIOS.
La stratificazione dei prodotti è un altro problema irrisolto. Al momento è noto che Intel lancerà versioni da 256 e 192 core, ma non è chiaro in che misura il numero di core verrà ridotto. In teoria, Intel può adattare il prodotto a una versione con un solo blocco di elaborazione e un core di elaborazione a 16 core; ma un giudizio più realistico è che la configurazione minima di Diamond Rapids potrebbe essere compresa tra 64 e 128 core.
A giudicare dalle specifiche pubblicate, si prevede che Diamond Rapids diventerà la generazione di Xeon di fascia alta più competitiva di Intel negli ultimi anni. Venice EPYC di AMD e DMR di Intel forniranno entrambi fino a 256 core, 16 canali di memoria, più di 1 GB di cache L3 e capacità di interconnessione simili; si prevede che anche il consumo energetico della progettazione termica dei prodotti di punta di entrambe le parti sarà di circa 600 W.
L'evidente difetto di Intel è che non dispone della tecnologia hyper-threading. In alcuni carichi di lavoro che dipendono fortemente dal numero di thread, AMD può comunque ottenere un vantaggio prestazionale a due cifre con SMT anche se le prestazioni core di entrambe le parti sono simili. Ma nel mondo HPC, l’hyper-threading non sempre porta vantaggi. Ad esempio, il benchmark HPL, utilizzato per classificare i supercomputer in tutto il mondo, in genere non trae necessariamente vantaggio dall’hyper-threading. Arm ha anche affermato in precedenza che il multi-threading sincronizzato può causare più danni che benefici in alcuni scenari.
Ciò offre inoltre a Diamond Rapids la possibilità di essere posizionato da Intel come processore sandbox per agenti AI a bassa latenza, come un ambiente di esecuzione di codice Python che ospita la generazione di AI o un contenitore di isolamento per la compilazione e l'esecuzione di codice C e Rust. Ma anche così, c'è un'alta probabilità che DMR non diventi il prodotto ad alto volume di Intel, soprattutto nel contesto della promozione da parte di Nvidia della CPU Vera autosviluppata come processore lato host preferito per i sistemi di intelligenza artificiale.
In definitiva, la performance di mercato di Diamond Rapids dipenderà ancora dal prezzo e dal rapporto qualità-prezzo. Quando AMD ha lanciato EPYC Rome, potrebbe non essere in grado di sopraffare Intel in termini di prestazioni single-core, ma ha fornito un valore di costo unitario più interessante con il numero di core più elevato, I/O più ricco e maggiori capacità di espansione della memoria. Se Intel riuscisse a fornire più core a un prezzo inferiore, Xeon 7 potrebbe comunque essere competitivo per alcuni clienti anche se AMD avesse prestazioni assolute migliori.
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